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【横浜】BiCS フラッシュメモリチップ設計開発※1回面接キオクシア株式会社
キオクシア株式会社
●高速I/O(アナログ/PHY)設計・仕様策定・JEDEC規格に準拠した次世代プロトコルの物理層(I/O Cell, PHY)設計。・I/O、ESD保護回路を含むアナログ回路の最適化。・単なる規格準拠に留まらず、競合優位性を生む「圧倒的な低消費電力」を実現するための新規回路アーキテクチャの検討。●高速データパス(Critical Path)の構築・チップ外部から受け取ったコマンド・アドレス・データを、内部の各メモリブロックへ損失なく高速転送するデータパス設計(Mux/DeMux, Buffer, Decoder等)。・タイミングバジェットが極めて厳しい環境下でのクリティカルパス設計とタイミング収束の完遂。●フロントエンド検証(回路シミュレーション)・Cadence Virtuoso等のツールを用いた回路設計およびSpectre/HSPICEによるシミュレーション。・チップ全体ネットリストに対するテストベンチ構築、およびDirect Test用の検証ベクタ作成、実行。●バックエンド連携・実Si近似検証(Back-Annotated Sim)・レイアウト設計者と連携し、物理構造に起因する寄生成分(RC)の低減を指示。・PEX(寄生抽出)後の情報を用いたBack-Annotatedシミュレーションの実施。・ナノメートル単位の物理制約を考慮した、実Si(シリコン)に限りなく近い状態でのロバストな動作保証。・プロジェクト遂行と階層設計・小規模ブロックのスクラッチ設計から、上位階層における大規模チームでの分担開発、及び技術リード。【期待する役割】AI市場の爆発的成長に伴い、さらなる高速化・低消費電力化が求められる次世代3次元フラッシュメモリ(BiCS FLASH?)のチップ設計開発を主導いただきます。 特に、外部コントローラとのインターフェース部(PHY)からチップ内部の高速データ転送を担うデータパス回路まで、チップ全体の性能を決定づける最重要ブロックのアナログ・デジタル混在回路設計・検証が主戦場となります。 【採用背景】AI需要が伸びている現在、BiCS Flash Memoryにも従来より高速なデータ処理を求められています。BiCS Memory Cell への書き込み・読み出し速度の向上と同時に、チップへの書き込み・読み出すデータを高速にデータ入出力をしなければならなくなりました。今後高速データ転送回路は今まで以上にタイミングバジェットが厳しくなる中、タイミングを満たしながらロバストな回路を構築できるかが鍵になって来ます。まだ世界中で誰もやったことが無いことを、自らの知識、経験そして探求心をもって困難に立ち向かう気概のある方を求めています。【組織のミッション】●メモリ設計技術統括部のミッション我々のミッションは高性能・高信頼性・低消費電力のBiCS FlashのChip設計することです。お客様からの要求を回路設計のパラメータに落とし込み、最適化を行い、付加価値をつけた製品を世の中に上市していくことが望まれています。AIを取り巻く環境は著しく変化しており、その消費電力も莫大になるという試算が出ています。AIを活用していく今後の世の中においては、すべてのデバイスに対して更なる低消費電力化が期待されています。私たちはその期待に応えるだけでなく、その期待を超えたBiCS Flash Chipを設計し社会に貢献していきます。【職場環境】・各自高性能Note PC配布します。・セキュアな生成AI環境が整備されています。・平均残業時間:30時間/月・在宅勤務地:2~3日/週程度※業務事情による・開放的な雰囲気のなか、業務に集中できる環境が整っており、チーム全員が一体となって問題解決に取り組む姿勢が根付いています。・構内には、社員食堂やコンビニも完備されております。【キャリアパスイメージ】担当モジュールのリーダーとなり、回路設計業務に加えてLayout確認や他パートとの連携など、上位の方がやっていたワークを遂行できるようになることを期待しております。
- 勤務地
- 神奈川県
- 年収
- 550万円~1260万円
- 職種
- 半導体設計
更新日 2026.07.28




